引言

　　隨著同防工業(yè)對精確制導武器要求的不斷提高，武器系統(tǒng)總體設計方案的日趨復雜，以及電子元器件水平的飛速發(fā)展。導引頭信號處理器的功能越來越復雜，硬件規(guī)模越來越大．處理速度也越來越高．而且產品的更新速度加快，生命周期縮短。實現功能強、性能指標高、抗干擾能力強、工作穩(wěn)定可靠、體積小、功耗低、結構緊湊合理符合彈載要求的導引頭信號處理器已經勢在必行。過去單一采用DSP處理器搭建信號處理器已經不能滿足要求．FPGA+DSP的導引頭信號處理結構成為當前以及未來一段時間的主流。

　　FPGA和DSP處理器具有截然不同的架構，在一種器件上非常有效的算法．在另一種器件上可能效率會非常低。如果目標要求大量的并行處理或者最大的多通道流量，那么單純基于DSP的硬件系統(tǒng)就可能需要更大的面積，成本或功耗。一個FPGA僅在一個器件上就能高提供多達550個并行乘法和累加運算，從而以較少的器件和較低的功耗提供同樣的性能。但對于定期系數更新，決策控制任務或者高速串行處理任務，FPGA的優(yōu)化程度遠不如DSP。

　　FPGA+DSP的數字硬件系統(tǒng)正好結合了兩者的優(yōu)點，兼顧了速度和靈活性。本文以導引頭信號處理系統(tǒng)為例說明FPGA+DSP系統(tǒng)中FPGA的關鍵技術。

　　2 系統(tǒng)組成

　　本系統(tǒng)南一片FPGA和一片DSP來組成，FPGA在實時并行計算實現標準數字信號處理算法的能力遠強于DSP，因此數字接收系統(tǒng)信號處理要用到的FIR濾波、FFT、IFFT等算法，在FPGA中實現要遠快于用DSP，且FPGA廠商提供了非常豐富易用的能實現數字信號處理的參數Core．可以大大簡化開發(fā)過程。而且，FPGA支持丁程師設計高度并行的架構以及有大量乘法器和存儲器資源，因此將數字下變頻(DDC)，脈壓(PC)，動目標檢測(MTD)，恒虛警處理(CFAR)等也在FPGA中實現，可有效提高實時性，集成度和穩(wěn)定性。而DSP用來進行其他復雜信號處理，比如自動目標識別、抗干擾等。

　　FPGA和DSP的通信通過32位的數據總線聯通。FPGA通過此數據總線把柃測得到的目標信息傳遞給DSP做后續(xù)處理，DSP則通過數據總線傳遞控制信息。

　　圖1 FPGA+DSP的系統(tǒng)組成框圖

　　3 FPGA設計中的關鍵技術

　　3．1 跨時鐘域的設計

　　3．1．1基礎

　　只有最初級的邏輯電路才使用單一的時鐘。大多數與數據傳輸相關的應用都有與牛俱來的挑戰(zhàn)，即跨越多個時鐘域的數據移動，例如磁盤控制器、CDROM／DVD控制器、調制解調器、網卡以及網絡處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現在新時鐘域的信號是異步信號。

　　在現代IC、ASIC以及FPGA設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路。但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。

　　從事多時鐘設計的第一步是要理解信號穩(wěn)定性問題。當一個信號跨越某個時鐘域時．對新時鐘域的電路來說它就是一個異步信號。接收該信號的電路需要對其進行同步。同步可以防止第一級存儲單元(觸發(fā)器)的亞穩(wěn)態(tài)在新的時鐘域里傳播蔓延。

　　亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既尤法預測該單元的輸}}{電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期問，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種尤用的輸出電平可以滑信號通道上的各個觸發(fā)器級聯式傳播下去。

　　由于數據率比較低，而FPGA的工作頻率可以很高，所以在雷達信號處理機的FPGA設計中，勢必要引入跨時鐘域的設計，例如在某項口中，控制網絡為10M．脈沖壓縮工作時鐘為200M，MTD、CFAR為80M，是個典型的跨時鐘域設計。

　　圖2時鐘域示意圖

　　3．1．2跨R寸鐘域的處理

　　現代IC與FPGA設計巾使用的綜合工具可以保證設計能滿足每個數字電路觸發(fā)器對建立與保持時間的要求。然而，異步信號卻給軟件提出了難題。對新的時鐘域米說．從其它時鐘域傳柬的信號是異步的。大多數綜合丁具在判定算步信號是否滿足觸發(fā)器時序要求時遇到了麻煩。因為它們不能確定觸發(fā)器處于非穩(wěn)態(tài)的時間，所以它們也就不能確定從一個觸發(fā)器通過組合邏輯到達下一個觸發(fā)器的總延遲時間。所以，最好的辦法是使用一些電路來減輕異步信號的影響。

　　同步措施歸納起來主要有兩方面，

　　1)對于跨越時鐘域控制信號，用同步器來實現同步；

　　為了使同步。工作能正常進行，從某個時鐘域傳來的信號應先通過原時鐘域上的一個觸發(fā)器，然后不經過兩個時鐘域間的任何組合邏輯，直接進入同步器的第一個觸發(fā)器中(圖3)。這一要求非常重要，因為同步器的第一級觸發(fā)器對組合邏輯所產生的毛刺非常敏感。如果一個足夠長的信號毛刺正好滿足建立一保持時問的要求，則同步器的第一級觸發(fā)器會將其放行，給新時鐘域的后續(xù)邏輯送出一個虛假的信號。

　　圖3同步器示意

　　一個經同步后的信號在兩個時鐘沿以后就成為新時鐘域中的有效信號。信號的延遲是新時鐘域中的一到兩個時鐘周期。一種粗略的估算方法是同步器電路在新時鐘域中造成兩個時鐘周期的延遲，設計者需要考慮同步延遲將對跨時鐘域的信號時序造成的影響。

　　2)對于跨越時鐘域的數據總線，要通過FIFO或RAM達到同步的目的。

　　數據在時鐘域之間的傳遞是多個隨機變化的控制信號在時鐘域之間傳遞的一種實例。這種情況下，用同步器米處理同步問題往往不能收到滿意的效果，因為多位數據的變化將會使同步器的采樣錯誤率大大增加。常用的數據同步方法有兩種：一種是用握手信號；另一種是用FIFO，一個時鐘存數據。另一個時鐘取數據。

　　時鐘域之間的數據傳輸用得最多的是FIFO，采用Xilinx自帶的FIFO核來實現比較簡單方便，圖4足Xilinx提供的FIFO核的一個簡單的示意圖．wclk為寫時鐘，rclk為讀時鐘，FIFO深度通過讀寫使能wen和ren控制。

　　圖4 FIFO核示意圖

　　3．2、FPGA與DSP數據交互

　　實際應用過程中，DSP和FPGA程序設計往往是由不同的設計人員分工完成，在最后系統(tǒng)聯調時，這兩者之間的數據傳輸經常占用大量的調試時間，成為約束工程進度的關鍵兇素。因此，DSP與FPGA間接口和傳輸方式的選擇與設計，是系統(tǒng)設計中必須要考惑的問題。

　　導引頭信號處理的一個特點是，FPGA要傳輸給DSP的數據比較多，需要傳遞幅度信息，和差支路數據等十幾組數據．每組數據長度在512~2K，而且讀取速度要求也比較高，一般要求百兆以上的讀取頻率。經過工程實踐表明，采用通過EDMA通道同步讀取FIFO的方式實現通信是非常有效的方法。但是接口處的FIFO比較多，而且讀取速度有比較高，這勢必導致FPGA內部對接口處資源的競爭，甚至會導致時序的不滿足。在實際工程調試中表現在DSP接收到的數據亂序，周期循環(huán)甚至亂碼。

　　要解決好FPGA和DSP的數據交互問題，要注意以下兩個方面。

　　3．2．1 三態(tài)門的設計

　　在本設計中，DSP和FPGA的互連采用了總線連接的方式，數據交互是通過一個32位的雙向數據總線來完成的，而要實現雙向總線，就需要使用FPGA構造三態(tài)總線了，使用三態(tài)緩沖器實現高、低電平和高阻三個狀態(tài)。

　　圖5雙向數據總線的三態(tài)門設計

　　本設計當中，FPGA給DSP發(fā)中斷信號，DSP在中斷信號到來時，根據系統(tǒng)要求，將不同的控制字寫入數據總線，然后通過數據總線從FPGA中不同的FIFO中讀取數據，這一切都通過DSP在地址線上給出不同的地址來完成。為了合理分配總線的使用，設計當中使用這樣的策略：利用片選信號aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號，由于DSP對FPGA的讀寫地址都不同，當片選信號aace3有效時，FPGA根據地址來確定湊寫方式以及讀寫那些信息，否則置為高阻態(tài)，這樣就避免了可能產生的的總線阻塞現象，使DSP和FPGA之間的數據交互能夠順利進行，示意圖如圖5所示。

　　3．2．2 加有效的時序約束

　　由于接口FIFO比較多，為了合理分配FPGA內部接口處的資源，滿足系統(tǒng)的時序要求，需要加必要的時序約束。因為本設計采用Xilinx公司芯片，所以需要加偏移約束2。

　　偏置約束可以優(yōu)化以下時延路徑：從輸入管腳到同步元件偏置輸入；從同步元件到輸出管腳偏置輸出。為了確保芯片數據采樣可靠和下級芯片之間正確交換數據，需要約束外部時鐘和數據輸入輸出引腳問的時序關系。偏置約束的內容告訴綜合器，布線器輸入數據到達的時刻或者輸出數據穩(wěn)定的時刻，從而保證與下一級電路的時序關系。更多關于約束的內容請參閱文獻。

　　4 結束語

　　FPGA+DSP是同前導引頭信號處理器中運用的最廣泛的系統(tǒng)組成形式，對速度以及靈活性的要求都能夠很好的滿足，文中所涉及到的跨時鐘域設計以及數據接口方面的問題是這樣的系統(tǒng)中FPGA設計存在的關鍵技術，文中提出了詳實的解決方法，而且工程應用已經證明了其有效性。

具體是什么？