| 以文本方式查看主題 - 曙海教育集團論壇 (http://www.adgdgn.cn/bbs/index.asp) -- Cadence PCB設(shè)計初中級 (http://www.adgdgn.cn/bbs/list.asp?boardid=57) ---- 電子技術(shù)資料:Cadence 發(fā)布創(chuàng)新FPGA-PCB協(xié)同設(shè)計方案實現(xiàn)方案 (http://www.adgdgn.cn/bbs/dispbbs.asp?boardid=57&id=2268) |
| -- 作者：wangxinxin -- 發(fā)布時間：2010-12-8 11:18:50 -- 電子技術(shù)資料:Cadence 發(fā)布創(chuàng)新FPGA-PCB協(xié)同設(shè)計方案實現(xiàn)方案 全球電子設(shè)計方案創(chuàng)新領(lǐng)先企業(yè)cadence 設(shè)計方案系統(tǒng)公司nasdaq：cdns今天發(fā)布了一款創(chuàng)新，可擴展協(xié)同設(shè)計方案實現(xiàn)方案，應(yīng)用印制電路板pcb系統(tǒng)fpga設(shè)計方案。cadence? orcad?與 allegro? fpga system planner系統(tǒng)可縮減當(dāng)今復(fù)雜fpgas協(xié)同設(shè)計方案時間——那些具有大量引腳數(shù)目，bank與引腳分配規(guī)則精細(xì)化——同時通過發(fā)布具有自動化fpga引腳位置感知，i/o分配綜合來減少風(fēng)險。 上海南奚電子發(fā)布了AT29LV512-12JC,數(shù)量238 廠商ATMEL 批號0340+ 封裝 全新原裝柜臺現(xiàn)貨熱賣中，購買AT29LV512-12JC請來這里咨詢AT29LV512-12JC價格
由taray公司研發(fā)，cadencer客戶可通過原始設(shè)備供應(yīng)商oem協(xié)議獲得，這一獨一無二聯(lián)合實現(xiàn)方案供應(yīng)了提升correct-by-constructionfpga引腳分配，它可使pcb布線過程中減少引腳提升迭代次數(shù)，同時減少將fpga合并pcb設(shè)計方案所需層數(shù)。allegro fpga system planner通過fpga引腳自動分配，還縮短了公司使用fpga在pcb系統(tǒng)上模擬asic時間。
“我嘗試了其它承諾簡化fpga i/o復(fù)雜性難題工具，但沒有一個有象taray公司這樣完成方法，”harris公司gcsd信號完整tmt負(fù)責(zé)人roberto cordero說道，“taray公司fpga i/o綜合技術(shù)信息是惟一一個能能讓我們在系統(tǒng)級輸入我們設(shè)計方案意圖，它完全自動將引腳分配一次合并到多個fpga中。taray公司技術(shù)信息將成為cadence公司產(chǎn)品一個強有力組合。”
對于日益增長數(shù)據(jù)吞吐量對及越來越多功能，其產(chǎn)品導(dǎo)致大量引腳數(shù)fpga具有具有高速io需求。這些fpgas還具有更高級存儲器接口，更低功耗，從而完成客戶對研發(fā)更加“綠色”產(chǎn)品需。運用這種更大容量，更多功能與先進高速接口fpga，在pcb系統(tǒng)中，對及在pcb上運用fpga進行asic.模擬數(shù)目正在增加。 cadence公司orcad與allegro fpga system planner面向那些將fpga應(yīng)用pcb系統(tǒng)而面對挑戰(zhàn)系統(tǒng)公司與ic公司。
“現(xiàn)成多fpga原型板并不總是能足夠設(shè)計方案師條件，”xilinx公司硅硬件及使用資深總監(jiān)ed mcgettigan說道，“運用這種fpga i/o綜合技術(shù)信息，設(shè)計方案者可創(chuàng)造出一個新原型系統(tǒng)，同時比運用基準(zhǔn)引腳提升手工方法快得多時間找出幾種互聯(lián)及組件設(shè)計方案方法。”
該技術(shù)信息在一一系列可擴展實現(xiàn)方案中均可獲得，從orcad fpga system planner到allegro fpga system planner l, xl 對及gxl，并及orcad capture, orcad pcb designer，allegro design entry hdl 與 allegro pcb design產(chǎn)品緊密合并。fpga system planner縮減了將fpga合并到pcb時間，通過fpga資源最佳化運用，增強了fpga性能，并通過減少密集布局，復(fù)雜與大量引腳數(shù) fpga所需pcb層數(shù)從而減少了pcb生產(chǎn)成本。
“cadence 公司fpga system planner一個創(chuàng)新實現(xiàn)方案，面向那些面對將現(xiàn)今大量引腳數(shù)目，復(fù)雜fpga合并到pcb設(shè)計方案過程挑戰(zhàn)設(shè)計方案團隊”cadence公司副總栽charlie giorgetti,說道，“這正是我們客戶期待從我們這里獲得能夠縮短pcb上有大量引腳數(shù)目fpga設(shè)計方案周期并減少管理風(fēng)險那種技術(shù)信息，自動化與創(chuàng)新。
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