| 以文本方式查看主題 - 曙海教育集團(tuán)論壇 (http://www.adgdgn.cn/bbs/index.asp) -- FPGA初中級 (http://www.adgdgn.cn/bbs/list.asp?boardid=25) ---- ＦＰＧＡ系統(tǒng)設(shè)計(jì)技術(shù) (http://www.adgdgn.cn/bbs/dispbbs.asp?boardid=25&id=1515) |
| -- 作者：wangxinxin -- 發(fā)布時(shí)間：2010-11-19 11:26:03 -- ＦＰＧＡ系統(tǒng)設(shè)計(jì)技術(shù) 一、概述 ＦＰＧＡ是當(dāng)今數(shù)字電路應(yīng)用領(lǐng)域最熱門的話題之一，是實(shí)現(xiàn)復(fù)雜邏輯功能，提高系 統(tǒng)性能、集成度和可靠性的有力武器。但是，對于初用者，特別是對于那些習(xí)慣于ＴＴＬ 電路設(shè)計(jì)的初用者來說，ＦＰＧＡ的有效應(yīng)用并不像某些廠家廣告中所說的那么輕松。誠 然，學(xué)會(huì)使用設(shè)計(jì)工具實(shí)現(xiàn)一個(gè)ＦＰＧＡ設(shè)計(jì)是一件很容易的事，但是要獲得比較理想的 結(jié)果就不那么容易了。經(jīng)驗(yàn)表明，對于同一個(gè)設(shè)計(jì)，那些會(huì)使用適合于ＦＰＧＡ體系結(jié)構(gòu) 特點(diǎn)的設(shè)計(jì)技術(shù)的設(shè)計(jì)者與不能有效地使用適合于ＦＰＧＡ體系結(jié)構(gòu)特點(diǎn)的設(shè)計(jì)技術(shù)的初 用者，在芯片資源利用率和設(shè)計(jì)實(shí)現(xiàn)速度兩方面的差距往往高達(dá)５０％～１００％，有時(shí) 甚至更大些。造成這種差別的原因主要有兩個(gè)方面：一是ＦＰＧＡ設(shè)計(jì)工具不夠完善，其 邏輯分割和布局布線與用戶描述設(shè)計(jì)的方法有很大關(guān)系；二是ＦＰＧＡ與傳統(tǒng)ＰＬＤ和Ｔ ＴＬ標(biāo)準(zhǔn)邏輯電路在體系結(jié)構(gòu)方面有很大差別，因此設(shè)計(jì)技巧往往不盡相同，那些用戶習(xí) 慣了的、適合于傳統(tǒng)ＰＬＤ和ＴＴＬ標(biāo)準(zhǔn)電路的設(shè)計(jì)優(yōu)化技術(shù)對ＦＰＧＡ設(shè)計(jì)來說往往不 是最優(yōu)的，有時(shí)甚至是最差的。因此，充分了解ＦＰＧＡ器件體系結(jié)構(gòu)特點(diǎn)，并采用相適 應(yīng)的設(shè)計(jì)優(yōu)化技術(shù)對于有效地應(yīng)用ＦＰＧＡ技術(shù)是非常重要的。 傳統(tǒng)ＰＬＤ是一種基于陣列結(jié)構(gòu)的器件，由ＡＮＤ陣列和ＯＲ陣列組成的，ＡＮＤ陣 列的輸出驅(qū)動(dòng)ＯＲ陣列，而ＯＲ陣列的輸出驅(qū)動(dòng)輸出單元，并可反饋回ＡＮＤ陣列。傳統(tǒng) ＰＬＤ的觸發(fā)器位于輸出單元，往往是每個(gè)輸出單元有一個(gè)觸發(fā)器，由ＯＲ門的輸出驅(qū)動(dòng) 。ＰＬＤ的ＡＮＤ門比較寬，通常可以實(shí)現(xiàn)多達(dá)幾十個(gè)輸入變量的邏輯與功能，每個(gè)與門 通常也稱為一個(gè)乘積項(xiàng)。與ＡＮＤ門相反，ＰＬＤ的或門比較窄，往往只有幾個(gè)輸入變量 。ＯＲ門的輸入是ＡＮＤ門的輸出，它實(shí)現(xiàn)乘積項(xiàng)之和的操作。ＰＬＤ的輸出單元和觸發(fā) 器數(shù)量有限，但每個(gè)輸出單元的組合邏輯能力很強(qiáng)，可以實(shí)現(xiàn)很復(fù)雜的與或操作，因此是 組合邏輯密集型器件，其組合邏輯資源與觸發(fā)器資源的比例往往高達(dá)５：１～１０：１。 ＰＬＤ設(shè)計(jì)的一個(gè)原則就是盡可能地充分利用其組合邏輯能力，盡可能地節(jié)約觸發(fā)器資源 。與ＰＬＤ相反，ＦＰＧＡ是觸發(fā)密集型器件，構(gòu)成芯片內(nèi)部邏輯單元陣列的每個(gè)邏輯單 元往往設(shè)有１～２個(gè)觸發(fā)器，但其組合邏輯功能比較弱，組合邏輯資源與觸發(fā)器資源的比 例通常為２：１。事實(shí)上，ＦＰＧＡ主要是與門陣列而不是與ＰＬＤ爭奪市場，其邏輯單 元是面向細(xì)粒度組合邏輯功能而優(yōu)化設(shè)計(jì)的，復(fù)雜的組合邏輯功能必須由多個(gè)邏輯單元分 級實(shí)現(xiàn)。ＦＰＧＡ設(shè)計(jì)的一個(gè)原則是充分利用豐富的觸發(fā)器資源，盡可能降低每個(gè)組合邏 輯操作的復(fù)雜度。 中小規(guī)模標(biāo)準(zhǔn)集成電路系統(tǒng)設(shè)計(jì)的原則是在滿足性能要求的前提下盡可能地減少器件 的使用量，其特點(diǎn)是用戶從元件庫中調(diào)用的第一個(gè)符號都對應(yīng)于ＰＣＢ上的一塊組件，調(diào) 用的符號越多往往意味著使用的器件越多，同時(shí)各個(gè)器件之間的連線是做在ＰＣＢ上的， 各種信號線之間沒有什么差別，且走線自由，延遲很小。ＦＰＧＡ則不同，用戶從元件庫 中調(diào)用的符號只是描述某一功能，往往不對應(yīng)于特定的封裝。用戶多調(diào)用一些符號，特別 是反相器，往往并不意味著會(huì)多消耗一些芯片資源；相反，調(diào)用較少的符號有時(shí)反而會(huì)需 要更多的芯片資源。此外，在ＦＰＧＡ中，各種互連資源的數(shù)量是固定的，所能實(shí)現(xiàn)的互 連模式也是有一定限制的，且互連延遲往往也是很可觀的，有時(shí)要占總信號鏈路延遲的５ ０％。 因此，ＦＰＧＡ與ＰＬＤ和ＳＳＩ／ＭＳＩ標(biāo)準(zhǔn)電路在器件結(jié)構(gòu)等方面存在著很大的 差異，為了獲得比較理想的性能，需要針對各種器件的特點(diǎn)采用相應(yīng)的設(shè)計(jì)技術(shù)，若將Ｐ ＬＤ和ＳＳＩ／ＭＳＩ電路的設(shè)計(jì)技巧生搬硬套到ＦＰＧＡ設(shè)計(jì)中，往往會(huì)導(dǎo)致很差的性 能。本文的其余部分將討論各種常見邏輯功能的ＦＰＧＡ設(shè)計(jì)技術(shù)。 二、狀態(tài)機(jī)設(shè)計(jì) 狀態(tài)機(jī)是數(shù)字電路設(shè)計(jì)中經(jīng)常用到的時(shí)序控制功能，ＦＰＧＡ設(shè)計(jì)在狀態(tài)編碼方案、 等待狀態(tài)生成和大型復(fù)雜狀態(tài)機(jī)設(shè)計(jì)等方面與傳統(tǒng)ＰＬＤ設(shè)計(jì)和ＳＳＩ／ＭＳＩ標(biāo)準(zhǔn)邏輯 電路設(shè)計(jì)有著很大的差別。 首先，在ＦＰＧＡ設(shè)計(jì)中，Ｏｎｅ－Ｈｏｔ狀態(tài)編碼方案比二進(jìn)制狀態(tài)編碼方案更有 效，而在ＰＬＤ和ＳＳＩ／ＭＳＩ設(shè)計(jì)中，二進(jìn)制狀態(tài)編碼方案則更合適。所謂Ｏｎｅ－ Ｈｏｔ狀態(tài)編碼方案就是每個(gè)狀態(tài)由一位觸發(fā)器來表示，而二進(jìn)制狀態(tài)編碼方案是用Ｌｏ ｇ，［２］［Ｎ］位觸發(fā)器表示Ｎ個(gè)狀態(tài)，在ＰＬＤ設(shè)計(jì)中，由于其觸發(fā)器資源有限，故 通常采用二進(jìn)制編碼方案來表示各個(gè)狀態(tài)，然后用組合邏輯對狀態(tài)編碼進(jìn)行譯碼，生成狀 態(tài)輸出信號和狀態(tài)轉(zhuǎn)移控制信號。由于ＰＬＤ是組合邏輯密集型器件，其ＡＮＤ－ＯＲ陣 列可以在相同的延遲時(shí)間內(nèi)完成各種復(fù)雜的譯碼功能，因此這種方案是適合于其器件體系 結(jié)構(gòu)的。ＦＰＧＡ是觸發(fā)器密要型器件，其邏輯單元的組合邏輯能力相對ＰＬＤ的ＡＮＤ －ＯＲ陣列而言是很弱的，只有幾個(gè)輸入端，因此往往不宜采用二進(jìn)制狀態(tài)編碼方案，因 為這樣做會(huì)導(dǎo)致復(fù)雜的組合運(yùn)算，增加邏輯鏈路級數(shù)，降低工作速度。對ＦＰＧＡ而言， 更合適的是采用Ｏｎｅ－Ｈｏｔ狀態(tài)編碼方案，因?yàn)榇藭r(shí)狀態(tài)生成邏輯的輸入直接來自狀 態(tài)觸發(fā)器的輸出端，不必對狀態(tài)進(jìn)行譯碼，操作比較簡單，每個(gè)狀態(tài)的生成信號往往可以 在一個(gè)邏輯單元內(nèi)實(shí)現(xiàn)，且狀態(tài)輸出信號直接取自狀態(tài)寄存器的輸出，也不必對狀態(tài)進(jìn)行 譯碼，因此有利于獲得較高的速度。經(jīng)驗(yàn)表明，在ＦＰＧＡ設(shè)計(jì)中，Ｏｎｅ－Ｈｏｔ編碼 方案通常可使?fàn)顟B(tài)機(jī)的工作速度比ＰＬＤ常用的二進(jìn)制編碼方案快５０％～１００％。同 時(shí)，ＳＳＩ／ＭＳＩ電路設(shè)計(jì)中常用的用可裝入計(jì)數(shù)器實(shí)現(xiàn)狀態(tài)機(jī)的方法雖可減少器件數(shù) 量，但不能有效利用ＦＰＧＡ的門電路，故也不適合于ＦＰＧＡ設(shè)計(jì)。 其次，ＰＬＤ設(shè)計(jì)中常用計(jì)數(shù)器生成狀態(tài)機(jī)所需要的等待狀態(tài)。這種方法對于組合邏 輯資源豐富和觸發(fā)器資源較少的ＰＬＤ器件而言是很合適的，但對觸發(fā)器資源豐富和邏輯 單元組合邏輯能力較弱的ＦＰＧＡ來說就不是很合適，此時(shí)比較有效的是使用移位寄存器 來生成等待狀態(tài)，以獲得更高的速度。 最后，在用ＦＰＧＡ實(shí)現(xiàn)大型復(fù)雜狀態(tài)機(jī)時(shí)，應(yīng)將該大型復(fù)雜狀態(tài)機(jī)分割成幾個(gè)相互 通信的規(guī)模較小的狀態(tài)機(jī)，以便降低狀態(tài)轉(zhuǎn)移控制邏輯的復(fù)雜度，充分利用ＦＰＧＡ布線 資源的局部化特性，減少布線擁擠現(xiàn)象，縮短布線延遲，提高設(shè)計(jì)速度。 三、面向數(shù)據(jù)通路功能的ＦＰＧＡ設(shè)計(jì)技術(shù) ＦＰＧＡ器件相對于傳統(tǒng)ＰＬＤ和ＳＳＩ／ＭＳＩ器件的一大優(yōu)勢是ＦＰＧＡ器件可 以有效地實(shí)現(xiàn)諸如計(jì)數(shù)器、加法器和比較器等各種數(shù)據(jù)通路功能，獲得非常高的工作速度 。ＦＰＧＡ器件的這個(gè)優(yōu)勢來源于其器件體系結(jié)構(gòu)的特點(diǎn)，即豐富的觸發(fā)器資源、靈活有 效的互連結(jié)構(gòu)和有效地實(shí)現(xiàn)多路選擇器的能力，這些特點(diǎn)使得ＦＰＧＡ器件在實(shí)現(xiàn)數(shù)據(jù)通 路功能時(shí)可以采用操作流水化技術(shù)和減輕輸出負(fù)載的信號重復(fù)設(shè)置技術(shù)，從而大大提高設(shè) 計(jì)的工作速度。 操作流水化是實(shí)現(xiàn)復(fù)雜功能的有效手段，其原理是將一個(gè)復(fù)雜操作分成幾個(gè)比較簡單 的操作步，每個(gè)操作步的結(jié)果經(jīng)寄存器寄存后再驅(qū)動(dòng)下一個(gè)操作步的輸入。由于每個(gè)操作 步都比較簡單，故可以工作在較高的時(shí)鐘頻率，而操作流水化的等效結(jié)果是每個(gè)時(shí)鐘周期 出一個(gè)結(jié)果，故整個(gè)設(shè)計(jì)的整體性能也提高了。ＦＰＧＡ提供了操作流水化所需要的觸發(fā) 器資源，且每個(gè)操作步往往可以在一個(gè)邏輯單元列內(nèi)實(shí)現(xiàn)，操作步之間的連接也可以通過 相鄰邏輯單元列之間的超小延遲直接互連資源直接相連，從而獲得很高的工作速度。所以 ，一般來說，如果數(shù)據(jù)通路功能的輸入輸出延遲允許的話，都應(yīng)盡可能地采用流水化技術(shù) ，以提高性能，而且對大多數(shù)ＦＰＧＡ而言，操作流水化所需要的觸發(fā)器資源往往不會(huì)增 加額外的資源成本，因?yàn)椋@些觸發(fā)器資源通常已不能再用作其它用途，不這樣用也就浪 費(fèi)了。 超前進(jìn)位技術(shù)是提高計(jì)數(shù)器性能的有效方法，具有豐富觸發(fā)器資源的ＦＰＧＡ可以有 效地實(shí)現(xiàn)超前進(jìn)位技術(shù)。例如，在１６位減法計(jì)數(shù)器設(shè)計(jì)中常用的方法是檢測輸出的全０ 狀態(tài)，生成計(jì)數(shù)器翻轉(zhuǎn)控制信號。而在ＦＰＧＡ中，更有效的方法是檢測輸出的１狀態(tài)， 并將生成的控制信號寄存，使計(jì)數(shù)器翻轉(zhuǎn)控制信號與計(jì)數(shù)器變?yōu)槿安僮魍阶兓瑥亩?br/>消除了檢測計(jì)數(shù)器輸出條件所需要的組合傳輸延遲，提高計(jì)數(shù)器的工作頻率。預(yù)分頻計(jì)數(shù) 器設(shè)計(jì)中也可采用相同的技術(shù)生成高位計(jì)數(shù)器的計(jì)數(shù)使能控制信號，以進(jìn)一步提高計(jì)數(shù)的 性能。例如，通過采用上述的超前進(jìn)位技術(shù)和預(yù)分頻技術(shù)，用ＸＣ３１００－３系列ＦＰ ＧＡ實(shí)現(xiàn)的１６位不可裝入單向計(jì)數(shù)器，其工作速度可達(dá)１０７ＭＨｚ。 重復(fù)設(shè)置相同的電路單元以盡可能地減輕信號負(fù)載和縮短互連延遲，是ＦＰＧＡ設(shè)計(jì) 中獲取超高性能的另一常用方法，特別對那些不宜采用流水化技術(shù)的電路來說更是如此。 例如，在加法器設(shè)計(jì)中可將加法器分成若干段，每個(gè)段都設(shè)置兩套加法電路，分別生成有 進(jìn)位的加法結(jié)果和無進(jìn)位的加法結(jié)果，然后由進(jìn)位信號選擇正確的結(jié)果，使加法運(yùn)算與進(jìn) 位生成完全并行進(jìn)行。又例如在計(jì)數(shù)器設(shè)計(jì)中，高位計(jì)數(shù)器計(jì)數(shù)使能信號的生成和傳播是 影響計(jì)數(shù)器工作頻率的關(guān)鍵因素，可以采用重復(fù)設(shè)置相同電路單元的方法來縮短該延遲時(shí) 間。這種方法的缺點(diǎn)是增加了芯片的資源要求，但對于需要超高性能的用戶來說，畢竟提 供了一條可行的途徑。例如，通過采用預(yù)分頻技術(shù)、超前進(jìn)位生成技術(shù)和信號重復(fù)設(shè)置技 術(shù)，用ＸＣ３１００－３系列ＦＰＧＡ實(shí)現(xiàn)的１６位不可裝入單向計(jì)數(shù)器，其工作頻率可 高達(dá)２０４ＭＨｚ，這是其它方法所無法比擬的。上述談到的操作流水化技術(shù)、信號預(yù)譯 碼技術(shù)、預(yù)分頻技術(shù)和信號重復(fù)設(shè)置技術(shù)等概念不僅適合于數(shù)據(jù)通路設(shè)計(jì)，也適合隨機(jī)邏 輯設(shè)計(jì)，是實(shí)現(xiàn)高性能ＦＰＧＡ設(shè)計(jì)的有效手段。 四、時(shí)鐘信號分配技術(shù) 時(shí)鐘信號是ＦＰＧＡ芯片中比較特殊的信號，往往由少數(shù)幾個(gè)專用的驅(qū)動(dòng)器驅(qū)動(dòng)和專 用的時(shí)鐘分配網(wǎng)絡(luò)傳播，且往往只能驅(qū)動(dòng)觸發(fā)器的時(shí)鐘端，其目的是為整個(gè)芯片提供延遲 偏差幾乎可以忽略的時(shí)鐘信號，使用戶不必?fù)?dān)心時(shí)鐘信號負(fù)載問題和信號保持時(shí)間問題， 以提高設(shè)計(jì)工作速度和可靠性。因此，ＦＰＧＡ特別適合于同步電路設(shè)計(jì)，用戶應(yīng)盡可能 采用同步電路設(shè)計(jì)技術(shù)，盡可能減少使用的時(shí)鐘信號種類。例如，ＴＴＬ電路設(shè)計(jì)中經(jīng)常 采用的由組合邏輯生成多個(gè)時(shí)鐘，然后分別驅(qū)動(dòng)多個(gè)觸發(fā)器以裝入和保持?jǐn)?shù)據(jù)的設(shè)計(jì)方法 ，對ＦＰＧＡ設(shè)計(jì)是不適用的。因?yàn)檫@樣做會(huì)使得時(shí)鐘種類很多，不能利用專用的時(shí)鐘驅(qū) 動(dòng)器和專用的時(shí)鐘走線資源，時(shí)鐘信號只能由通用的布線資源拼湊而成，各個(gè)負(fù)載點(diǎn)上的 時(shí)鐘延遲偏差很大，會(huì)引起數(shù)據(jù)保持時(shí)間問題，降低工作速度。 對ＦＰＧＡ設(shè)計(jì)而言，更有效的方法是使用同一個(gè)時(shí)鐘信號，而由組合邏輯生成多個(gè) 時(shí)鐘使能信號，分別驅(qū)動(dòng)觸發(fā)器的時(shí)鐘使能端，所有觸發(fā)器的數(shù)據(jù)裝入都由同一個(gè)時(shí)鐘控 制，但只有時(shí)鐘使能信號有效的觸發(fā)器才會(huì)裝入數(shù)據(jù)，時(shí)鐘使能信號無效的觸發(fā)器則保持 數(shù)據(jù)。這種方法充分發(fā)揮了ＦＰＧＡ器件體系結(jié)構(gòu)的優(yōu)勢，是用戶應(yīng)該盡可能使用的設(shè)計(jì) 技巧。 五、如何選擇合適的電路構(gòu)造單元？ 為了方便用戶，各個(gè)ＦＰＧＡ廠家的開發(fā)系統(tǒng)都提供了包含數(shù)以百計(jì)個(gè)元件符號（即 電路構(gòu)造單元）的符號庫，其中有些元件符號的功能比較簡單，如簡單門電路、觸發(fā)器等 ，有些元件符號的功能則比較復(fù)雜，與ＴＴＬ電路的組件相對應(yīng)；有些元件符號雖然描述 的是相同或相似的功能，但由于輸入變量反相信號個(gè)數(shù)的不同而有多個(gè)版本。一些原來從 事ＴＴＬ電路設(shè)計(jì)的用戶往往習(xí)慣于從ＦＰＧＡ設(shè)計(jì)元件庫中調(diào)用相同的元件符號，將已 有的ＴＴＬ電路設(shè)計(jì)一一對應(yīng)地轉(zhuǎn)換成ＦＰＧＡ設(shè)計(jì)。經(jīng)驗(yàn)表明，這種方法的實(shí)際效果通 常是很差的，因?yàn)樗鼈兺荒艹浞职l(fā)揮ＦＰＧＡ器件結(jié)構(gòu)的優(yōu)勢。為了獲得比較理想的 結(jié)果，用戶除了要對電路的實(shí)現(xiàn)方法作必要的修改外，還要使用合適的元件符號來描述設(shè) 計(jì)。下面是選擇元件符號的兩個(gè)原則，可供用戶參考： ·盡可能地使用功能與用戶要求最一致的元件符號。例如，如果需要一個(gè)沒有數(shù)據(jù)裝 入功能的４位計(jì)數(shù)器，用戶就應(yīng)該直接調(diào)用元件庫中相應(yīng)的符號，而不應(yīng)調(diào)用功能與７４ １６１等價(jià)的符號，因?yàn)椋疲校牵灵_發(fā)系統(tǒng)往往不允許符號輸入端懸空，當(dāng)使用與７４１ ６１等價(jià)的符號時(shí)，用戶必須將相應(yīng)的輸入引腳接到ＶＣＣ或ＧＮＤ信號，從而占用額外 的芯片布線資源，容易引起布線擁擠，影響其它信號的布線效果和整個(gè)設(shè)計(jì)的性能。 ·如果輸入信號需要反相，則應(yīng)盡可能地調(diào)用輸入信號帶反相功能的符號，而不是用 分離的反相器對輸入信號進(jìn)行反相。在ＦＰＧＡ中，輸入信號的反相往往可在同一個(gè)邏輯 單元內(nèi)完成而不消耗額外的邏輯資源，因此廠家提供的各種門電路符號隨著輸入變量和輸 入變量反相個(gè)數(shù)的不同而有多個(gè)版本。例如，４個(gè)輸入與門就有ＡＮＤ４、ＡＮＤ３Ｂ１ 、ＡＮＤ２Ｂ２、ＡＮＤ１Ｂ３和ＡＮＤ４Ｂ五個(gè)版本，其中ＡＮＤｘＢｙ表示Ｘ個(gè)輸入 不反相和Ｙ個(gè)輸入反相。如果用戶需要實(shí)現(xiàn)Ｙ＝Ａ＊Ｂ＊／Ｃ＊／Ｄ功能，就應(yīng)調(diào)用ＡＮ Ｄ２Ｂ２，而不是用兩個(gè)分離的非門對Ｃ和Ｄ反相，再連接到ＡＮＤ４的輸入。因?yàn)樵谇?br/>一種做法中，Ｃ和Ｄ的反相操作是不占用資源的，而在后一種做法中，Ｃ和Ｄ的反相操作 與ＡＮＤ４操作可能會(huì)被分割到不同的邏輯單元中實(shí)現(xiàn)，從而消耗額外的資源，增加額外 的延遲。如果一個(gè)信號反相反驅(qū)動(dòng)了多個(gè)負(fù)載，則應(yīng)將該反相功能分散到各個(gè)負(fù)載中實(shí)現(xiàn) ，因?yàn)榧蟹聪嗤鶗?huì)由于上述所說的原因而消耗更多的資源和增加額外的延遲。 六、內(nèi)部三態(tài)總線設(shè)計(jì)技術(shù) 有的ＦＰＧＡ器件內(nèi)部設(shè)置有三態(tài)驅(qū)動(dòng)器和相應(yīng)的長線布線資源，可以構(gòu)成內(nèi)部三態(tài) 總線；有的ＦＰＧＡ器件內(nèi)部則沒有三態(tài)驅(qū)動(dòng)器，不能直接構(gòu)成內(nèi)部三態(tài)總線，三態(tài)總線 只能通過多路器來實(shí)現(xiàn)。用戶在使用不同的ＦＰＧＡ器件時(shí)應(yīng)使用相應(yīng)的設(shè)計(jì)技術(shù)。一般 來說，不管用哪一種方式實(shí)現(xiàn)三態(tài)總線，都應(yīng)手工定位三態(tài)驅(qū)動(dòng)器或多路器在芯片中的確 切位置，否則布線的效果往往是很差的。 Ｍｅｔａｓｔａｂｉｌｉｔｙ問題 Ｍｅｔａｓｔａｂｉｌｉｔｙ問題是指觸發(fā)器的異步數(shù)據(jù)輸入端，在觸發(fā)器時(shí)鐘端發(fā) 生有效變化的數(shù)據(jù)建立時(shí)間窗口內(nèi)發(fā)生變化，從而破壞觸發(fā)器的數(shù)據(jù)建立時(shí)間要求，導(dǎo)致 觸發(fā)器輸出發(fā)生振蕩的現(xiàn)象。一般來說，在ＦＰＧＡ設(shè)計(jì)中，利用Ｉ／Ｏ塊中的輸入觸發(fā) 器對異步輸入信號進(jìn)行寄 存就基本上可以解決Ｍｅｔａｓｔａｂｉｌｉｔｙ問題，且又 不會(huì)增加芯片資源要求。因?yàn)槿绻贿@樣使用的話，該Ｉ／Ｏ塊中的輸入觸發(fā)器往往也就 浪費(fèi)了。如果這樣做后用戶還不放心的話，用戶可使用邏輯塊中的觸發(fā)器對Ｉ／Ｏ塊觸發(fā) 器的輸出信號再次進(jìn)行同步，該方法稱為雙觸發(fā)器同步技術(shù)。 八、ＦＰＧＡ板級設(shè)計(jì)技術(shù) ＦＰＧＡ芯片的設(shè)計(jì)成功并不意味著大功已告成，它能否按設(shè)計(jì)者所設(shè)想的那樣在系 統(tǒng)中正常工作，還取決于各種外部因素，如供電、工作環(huán)境、傳輸線效應(yīng)等。一般來說， ＦＰＧＡ的板級設(shè)計(jì)應(yīng)注意如下一些問題： ·加電：所有ＦＰＧＡ在系統(tǒng)加電期間都要經(jīng)歷一個(gè)過渡過程才能穩(wěn)定下來，在這個(gè) 過渡過程中，ＦＰＧＡ內(nèi)部觸發(fā)器的狀態(tài)是不確定的。過渡過程的持續(xù)時(shí)間與供電電源的 變化速率有關(guān)。為了保證ＦＰＧＡ可靠地工作，ＶＣＣ上升速度不能太慢，且最好將系統(tǒng) 復(fù)位信號引入到ＦＰＧＡ芯片中，在系統(tǒng)復(fù)位未結(jié)束前將ＦＰＧＡ內(nèi)部觸發(fā)器置于穩(wěn)定的 狀態(tài)。此外，基于ＳＲＡＭ編程工藝的ＦＰＧＡ在供電穩(wěn)定后還要從ＦＰＧＡ芯片外部裝 入構(gòu)造數(shù)據(jù)，在此期間，ＦＰＧＡ的Ｉ／Ｏ引腳用來輸入信號，ＦＰＧＡ尚未正常工作， 設(shè)計(jì)者應(yīng)利用ＦＰＧＡ芯片提供的專用引腳信號，作適當(dāng)?shù)奶幚恚ＷC系統(tǒng)其它設(shè)備不會(huì) 訪問該ＦＰＧＡ或該ＦＰＧＡ所控制的設(shè)備。 ·工作環(huán)境：ＦＰＧＡ對工作環(huán)境有一定的要求，最好工作在廠家推薦的工作環(huán)境中 。此外，ＦＰＧＡ的定時(shí)特性隨電壓和溫度的變化而變化，如果用戶的ＦＰＧＡ設(shè)計(jì)處于 臨界狀態(tài)，則環(huán)境條件變化時(shí)就可能會(huì)工作不正常。為了使ＦＰＧＡ設(shè)計(jì)在整個(gè)環(huán)境變化 允許范圍內(nèi)可靠地工作，設(shè)計(jì)者應(yīng)保證在此變化范圍內(nèi)不會(huì)破壞芯片間數(shù)據(jù)通信的時(shí)序關(guān) 系。 ·地反射（Ｇｒｏｕｎｄ Ｂｏｕｎｃｅ）問題：地反射現(xiàn)象是指多個(gè)輸出信號同時(shí) 變化時(shí)引起的信號干擾，其幅度與同時(shí)變化的輸出引腳數(shù)和輸出引腳所驅(qū)動(dòng)的電容負(fù)載有 關(guān)。大多數(shù)ＦＰＧＡ器件對同時(shí)變化的輸出引腳數(shù)量有一定的限制，用戶應(yīng)盡可能地遵守 這些約束，如果不能滿足這些約束條件，則應(yīng)將這些輸出引腳分散并靠近ＧＮＤ引腳，盡 量避免過于集中。此外，采用多層印制板和設(shè)置專門的ＶＣＣ／ＧＮＤ布線層，采用ＣＭ ＯＳ輸入電平和配置足夠的去耦電容，也是減少地反射現(xiàn)象的有效手段。 ·傳輸線效應(yīng)：所有的ＰＣＢ走線都帶有分布式的電容和電感，當(dāng)印制線的雙程傳輸 延遲大于輸出信號的上升或下降時(shí)間時(shí)，就必須將該印制線作傳輸線處理，必要時(shí)可采用 串行匹配或并行匹配技術(shù)，對該信號進(jìn)行端接。同時(shí)有的ＦＰＧＡ提供了輸出信號變化速 率控制電路，允許用戶控制輸出引腳信號的變化速率，如果允許，用戶應(yīng)盡可能地將輸出 引腳置于低變化速率方式，以延長信號的上升／下降時(shí)間，增加信號的有效傳輸距離。 ·去耦電容：每塊ＦＰＧＡ芯片都應(yīng)配置足夠的去耦電容，視規(guī)模大小不同，每個(gè)Ｆ ＰＧＡ封裝周邊應(yīng)配置０．１μｆ～０．２μｆ的高頻去耦電容，且去耦電容應(yīng)盡量靠近 ＶＣＣ或ＧＮＤ引腳。 ·所有的ＶＣＣ／ＧＮＤ引腳都應(yīng)被連有相應(yīng)的信號，且ＶＣＣ／ＧＮＤ最好使用專 用的布線層；未使用的Ｉ／Ｏ引腳應(yīng)被置于固定的電平上，不能懸空。 九、結(jié)束語 ＦＰＧＡ器件與ＰＬＤ和ＳＳＩ／ＭＳＩ標(biāo)準(zhǔn)電路在器件結(jié)構(gòu)等方面存在著較大的差 別，為了獲得比較理想的ＦＰＧＡ設(shè)計(jì)性能，用戶需要針對ＦＰＧＡ體系結(jié)構(gòu)的特點(diǎn)，采 用相適應(yīng)的設(shè)計(jì)優(yōu)化技術(shù)，生搬硬套ＰＬＤ和ＳＳＩ／ＭＳＩ標(biāo)準(zhǔn)電路的設(shè)計(jì)技術(shù)往往會(huì) 導(dǎo)致很差的效果。Ｏｎｅ－Ｈｏｔ狀態(tài)碼編程技術(shù)、操作流水化技術(shù)、預(yù)分頻技術(shù)、超前 操作技術(shù)、同步電路設(shè)計(jì)技術(shù)和信號重復(fù)設(shè)置技術(shù)等，是獲得高性能ＦＰＧＡ設(shè)計(jì)的有效 手段，用戶可在實(shí)踐中靈活運(yùn)用。同時(shí)，這些技術(shù)的應(yīng)用往往需要用戶對邏輯分割和芯片 內(nèi)部布局布線進(jìn)行手工干預(yù)，因此要求用戶詳細(xì)了解器件的內(nèi)部結(jié)構(gòu)和熟練使用各種設(shè)計(jì) 工具。總之，會(huì)使用設(shè)計(jì)工具完成一個(gè)ＦＰＧＡ設(shè)計(jì)是一件容易的事情，但要獲取比較理 想的結(jié)果就不那么輕松了，需要多付出一點(diǎn)努力。 |